PLANO DE TRABALHO
Este projeto dever� ser realizado durante 18 semanas, seguindo a calenderiza��o apresentada na tabela seguinte:
| Tarefas | Data de �nicio | Data de Conclus�o |
| Desenvolvimento da especifica��o funcional | 02 | Mar�o | 2015 | 20 | Mar�o | 2015 |
| Desenvolvimento do Plano de Verifica��o | 23 | Mar�o | 2015 | 27 | Mar�o | 2015 |
| Implementa��o do c�digo Verilog dos m�dulos necess�rios | 30 | Mar�o | 2015 | 17 | Abril | 2015 |
| Integra��o do Processador ARC EM | ||
| Implementa��o do software necess�rio para a opera��o funcional do sistema | 20 | Abril | 2015 | 08 | Maio | 2015 |
| Implementa��o do testbench que implementa os testes descritos | ||
| Relat�rio da verifica��o | ||
| Code Coverage Extraction | 04 | Maio | 2015 | 08 | Maio | 2015 |
| S�ntese nas tecnologias identificadas | 11 | Maio | 2015 | 15 | Maio | 2015 |
| S�ntese em FPGA | 18 | Maio | 2015 | 22 | Maio | 2015 |
| Verifica��o Formal | 25 | Maio | 2015 | 29 | Maio | 2015 |
| Produ��o de Padr�es de Teste | ||
| An�lise Temporal Est�tica | ||
| Simula��es de Gatelevel | 01 | Junho | 2015 | 05 | Junho | 2015 |
| Documenta��o, Aprensenta��o (Performance vs Area, Flow) | ||
| Escrita da Disserta��o | 08 | Junho | 2015 | 29 | Junho | 2015 |