Aqui est� apresentado todo o progresso relativo � disserta��o.

Desenvolvimento da especifica��o funcional

Estado: Conclu�da
Descri��o: Nesta primeira fase do projeto est� descrito a especifica��o funcional de cada bloco a usar assim como do sistema como um todo. Est�o listados os sinais que fazem parte das interfaces de cada bloco, os diagramas temporais assim como poss�veis m�quinas de estado que sejam necess�rias. Como este projeto envolve uma parte de software, est� tamb�m descrito que tipo de fun��es usar para o correto funciomento do sistema.

Desenvolvimento do Plano de Verifica��o

Estado: Conclu�da
Descri��o: Nesta fase � realizado um planeamento de todos os testes que s�o necess�rios realizar para que o sistema cumpra os requesitos.

Implementa��o do c�digo Verilog dos M�dulos Necess�rios

Estado: Conclu�da
Descri��o: Nesta fase � realizada a implementa��o dos m�dulos que comp�em o sistema de acordo com a especifica��o funcional anteriormente realizada. Todos os blocos foram ent�o integrados num bloco principal para que se pudesse proceder a uma melhor verifica��o do mesmo e uma integra��o com o resto do sistema (HDMI Receiver).

Integra��o do Processador ARC EM

Estado: Conclu�da
Descri��o: Nesta fase � gerado o processador ARC EM que vai ser integrado na solu��o. O processador � configurado numa ferramenta designada de ARChitec2, sendo que esta ferramenta gera o c�digo Verilog que de seguida � instanciado no m�dulo principal do sistema.

Implementa��o do software necess�rio para a opera��o funcional do sistema

Estado: Conclu�da
Descri��o: Nesta fase � constru�do o sofware que permitir� o processador realizar as tarefas m�nimas para que o sistema cumpra os seus requisitos. Este c�digo ser� construido em linguagem C necessitando tamb�m de um Bootloader.

Implementa��o do testbench que implementa os testes descritos

Estado: Conclu�da
Descri��o: Nesta fas� � implementado o testbench que ir� testar todos os pontos presentes no plano de verifica��o. Este testbench � autom�tico no que diz respeito � detec��o de erros. Quer isto dizer que n�o � necess�rio a interven��o do utilizador para verificar se o m�dulo cont�m erros ou n�o.

Relat�rio de Verifica��o

Estado: Conclu�da
Descri��o: Nesta fase � feito o relat�rio correspondente a todos os testes descritos no plano de verifica��o. � aqui que � mostrado qual o resultado do teste em quest�o, assim como de que maneira o teste foi realizado.

Code Coverage Extraction

Estado: Conclu�da
Descri��o: Nesta fase � verificado o Code Coverage obtido com a realiza��o dos testes. Caso o Code Coverage seja baixo, � necess�rio adicionar mais testes que permitam aumentar o mesmo.

S�ntese nas tecnologias indentificadas

Estado: Conclu�da
Descri��o: Nesta fase � realizada a s�ntese para 40nm e 28nm como definido nos objetivos da disserta��o. � necess�rio configurar as ferramentas de s�ntese para que as mesmas n�o produzam erros indevidos. No final s�o verificados a validade dos relat�rios produzidos pelas ferramentas.

S�ntese em FGPA

Estado: Conclu�da
Descri��o: Nesta fase � realizada a s�ntese em FPGA. � configurada todo o processo s�ntese, verificado a validade do m�dulo e por Place&Route.

Verifica��o Formal

Estado: Conclu�da
Descri��o: Nesta fase � realizada a verifica��o formal onde � comparado o m�dulo Verilog original com o circuito resultante da s�ntese, para verifcar que o mesmos s�o iguais, ou seja que realizam a mesma funcionalidade

Produ��o e An�lise de Padr�es de Teste

Estado: Conclu�da
Descri��o: Nesta fase � produzido e analisado as cadeias de verifica��o implementadas aquando a s�ntese. Com isto � possivel identificar as falhas que o circuito possa vir a ter aquando a sua implementa��o f�sica, e se as mesmas s�o detetaveis.

Simula��es de Gate-Level

Estado: Conclu�da
Descri��o: Nesta fase � verificado novamente se os tempos s�o cumpridos tendo em conta mais aspetos e vari�veis f�sicas do que a simula��o realizada durante a s�ntese. Com isto, a valida��o do circuito fica muito mais precisa, obtendo resultados mais pr�ximos da realidade.

Escrita da Disserta��o

Estado: Conclu�da
Descri��o: Nesta fase � realizada toda a escrita do documento final desta disserta��o, descrenvendo todos os aspetos utlizados na realiza��o deste trabalho.