O objetivo da dissertação será proceder à integração de um processador ARC® da família DesignWare® ARC® EM na solução, já existente, DesignWare® MHL TX Interface IP da Synopsys. A implementação deverá ser feita na linguagem de descrição de hardware (Hardware Description Language – HDL) Verilog e ser sintetizável nas tecnologias de 40nm e 28nm. O propósito desta integração é dotar a solução DesignWare® MHL TX da capacidade de implementar a Translation Layer do protocolo MHL com uma uma solução de hardware/software (HW/SW) robusta, escalável e flexível.

O protocolo CBUS, mecanismo de controlo adotado pela tecnologia MHL, permite que os dispositivos troquem entre si informação relativa às suas capacidades operacionais, configuração, estado operacional e encriptação. A especificação do protocolo contempla a sua divisão em duas camadas distintas, tal como é hábito em outros protocolos de comunicação, proporcionando diferentes níveis de abstração.

As duas camadas em que o protocolo CBUS se encontra dividido são denominadas de Link Layer, camada de mais baixo nível, responsável pelo acesso ao meio físico e que trata da gestão dos sinais digitais, e Translation Layer, camada desenvolvida em cima da anterior e que gere a parte protocolar.

O propósito do trabalho será, mais especificamente, dotar a solução DesignWare® MHL TX Interface IP da Synopsys da capacidade de implementar a Translation Layer do protocolo CBUS através de um processador ARC®, tarefa essa que atualmente está ao encargo do processador central do sistema, não especializado em concreto nessa tarefa, esperando-se assim um aumento da performance com a nova solução.